Le nœud 3NM de troisième génération de TSMC est sur la bonne voie, et N3P sera produit en masse plus tard cette année
TSMC a commencé à utiliser la technologie de processus de niveau de deuxième génération 3NM pour produire des puces au quatrième trimestre de 2023, atteignant la jalon prévue.L'entreprise se prépare actuellement à des puces N3P améliorées en masse pour ce nœud.TSMC a annoncé au Symposium sur la technologie européenne que cela se déroulera dans la seconde moitié de 2024.
Le processus N3E est entré dans la production de masse comme prévu, et la densité des défauts est comparable au processus N5 lors de la production de masse en 2020. TSMC décrit le rendement de N3E comme "grand", et actuellement le seul processeur utilisant N3E - Apple M4- a considérablementAugmentation du nombre de transistors et de la vitesse d'horloge de fonctionnement par rapport à M3 en fonction de la technologie N3.
Un dirigeant de TSMC a déclaré lors de l'événement: "N3E a commencé la production de masse comme prévu au quatrième trimestre de l'année dernière. Nous avons vu d'excellentes performances de production des produits de nos clients, ils sont donc en effet entré sur le marché comme prévu."
Un dirigeant de TSMC a déclaré lors de l'événement: "N3E a commencé la production de masse comme prévu au quatrième trimestre de l'année dernière. Nous avons vu d'excellentes performances de production des produits de nos clients, ils sont donc en effet entré sur le marché comme prévu."
Le détail clé du processus N3E est sa simplification par rapport au processus N3 de première génération de TSMC (également connu sous le nom de N3B).En supprimant certaines couches qui nécessitent une lithographie EUV et en évitant complètement l'utilisation de la double structuration EUV, N3E réduit les coûts de production, élargit la fenêtre de processus et améliore le rendement.Cependant, ces changements réduisent parfois la densité des transistors et l'efficacité énergétique, un compromis qui peut être atténué par l'optimisation de la conception.
Pour l'avenir, le processus N3P fournit une mise à l'échelle optique pour N3E et montre également des progrès prometteurs.Il a adopté la certification de qualification nécessaire et montre les performances de rendement près de N3E.La prochaine évolution du portefeuille technologique de TSMC vise à améliorer les performances jusqu'à 4% ou à réduire la consommation d'énergie d'environ 9% à la même vitesse d'horloge, tout en augmentant la densité du transistor des puces de configuration de conception hybride de 4%.
N3P maintient la compatibilité avec les modules IP, les outils de conception et les méthodes de N3E, ce qui en fait un choix attrayant pour les développeurs.Cette continuité garantit que la plupart des nouveaux conceptions de puces (puces) devraient passer de l'utilisation de N3E à N3P, tirant parti des performances et de la rentabilité améliorées de ce dernier.
Les travaux finaux de préparation de la production pour N3P devraient avoir lieu au second semestre de cette année, lorsqu'il entrera sur le stade HVM (production de masse).TSMC s'attend à ce que les concepteurs de puces l'adoptent immédiatement.Compte tenu de ses avantages de performance et de coût, N3P devrait être favorisé par les clients TSMC, notamment Apple et AMD.
Bien que la date de lancement exacte des puces basées sur N3P soit encore incertaine, il est prévu que les principaux fabricants tels qu'Apple utilisent cette technologie dans leur série de processeurs d'ici 2025, y compris SOC pour les smartphones, les ordinateurs personnels et les tablettes.
"Nous avons également réussi à fournir une technologie N3P", ont déclaré les dirigeants de TSMC."Il a été certifié et sa performance de rendement est proche de N3E. (Process Technology) a également reçu des plaquettes et la production des clients de produits commencera au second semestre de cette année. En raison de N3P (avantage PPA), nous nous attendons à ce que la plupart desdes wafers sur N3 pour couler vers N3P. "
Pour l'avenir, le processus N3P fournit une mise à l'échelle optique pour N3E et montre également des progrès prometteurs.Il a adopté la certification de qualification nécessaire et montre les performances de rendement près de N3E.La prochaine évolution du portefeuille technologique de TSMC vise à améliorer les performances jusqu'à 4% ou à réduire la consommation d'énergie d'environ 9% à la même vitesse d'horloge, tout en augmentant la densité du transistor des puces de configuration de conception hybride de 4%.
N3P maintient la compatibilité avec les modules IP, les outils de conception et les méthodes de N3E, ce qui en fait un choix attrayant pour les développeurs.Cette continuité garantit que la plupart des nouveaux conceptions de puces (puces) devraient passer de l'utilisation de N3E à N3P, tirant parti des performances et de la rentabilité améliorées de ce dernier.
Les travaux finaux de préparation de la production pour N3P devraient avoir lieu au second semestre de cette année, lorsqu'il entrera sur le stade HVM (production de masse).TSMC s'attend à ce que les concepteurs de puces l'adoptent immédiatement.Compte tenu de ses avantages de performance et de coût, N3P devrait être favorisé par les clients TSMC, notamment Apple et AMD.
Bien que la date de lancement exacte des puces basées sur N3P soit encore incertaine, il est prévu que les principaux fabricants tels qu'Apple utilisent cette technologie dans leur série de processeurs d'ici 2025, y compris SOC pour les smartphones, les ordinateurs personnels et les tablettes.
"Nous avons également réussi à fournir une technologie N3P", ont déclaré les dirigeants de TSMC."Il a été certifié et sa performance de rendement est proche de N3E. (Process Technology) a également reçu des plaquettes et la production des clients de produits commencera au second semestre de cette année. En raison de N3P (avantage PPA), nous nous attendons à ce que la plupart desdes wafers sur N3 pour couler vers N3P. "